下面列出了模擬電路設計的九個階段，你可以看看自己是那個階段的水平。

一段

你剛開始進入這行，對PMOS/NMOS/BJT什么的只不過有個大概的了解，各種器件的特性你也不太清楚，具體設計成什么樣的電路你也沒什么主意，你的電路圖主要看國內雜志上的文章，教科書上現成的電路，你總覺得他們說得都有道理。你做的電路主要是小規模的模塊，做點差分運放，帶隙基準的仿真什么的你就計算著發文章，生怕到時候論文湊不夠。總的，基本上看見運放還是發怵。你覺得spice是一個非常難以使用而且古怪的東西。
二段

你開始知道什么叫電路設計，天天捧著本教科書在草稿紙上狂算一氣。你也經常開始提起技術參數，Vdsat、lamda、early voltage、GWB、ft之類的。總覺得有時候電路和手算得差不多，有時候又覺得差別挺大。你也開始關心電壓，溫度和工藝的變化。例如低電壓、低功耗系統什么的。是超高速高精度的什么東東，時不時也來上兩句。你設計電路時開始計劃著要去tape out，雖然tape out看起來還是挺遙遠的。階段中，你覺得spice很強大，但經常會AC仿真結果不對而大傷腦筋。
三段

你已經和PVT斗爭了一段時間了，但總的基本上還是沒有幾次成功的設計經驗。你覺得要設計出真正能用的電路真的很難，你急著想建立自己的信心，可你不知道該怎么辦。你開始閱讀JSSC博士論文什么的，可你覺得他們說的是一回事，真正的芯片又不是那么回事。你覺得Vdsat什么的指標實在不夠精確，仿真器的缺省設置也不夠滿足你的要求，于是你試著仿真器參數，試著換一換仿真器，但是可給出的結果仍然是有時準有時不準。你上論壇，希望得到高手的指導。可他們也是語焉不詳，說得東西有時對有時不對。階段中，你覺得spice雖然很好，但是幫助手冊寫的太不清楚了。
四段

你有過比較重大的流片失敗經歷了。你知道要做好一個電路，精益求精，戰戰兢兢的仔細檢查每一個細節。你發現在設計過程中有不曾設想過的問題，想要做好電路完整的把握每一個。于是你開始系統地重新學習在大學畢業時已經賣掉的課本。你把能能找到的相關資料都仔細的看了一邊，希望能從中找到更有啟發性的想法。你已經清楚地知道了你達到的電路指標和性能，你也知道了電路設計本質上是做合理的折中。可你搞不清“合理” 是怎么確定的，不同指標的折中如何選擇才好。你覺得要設計出一個適當的正常工作的電路真的太難了，你不相信在世界上有人可以做到他們宣稱的那么好，聰明如你都覺得面對如此紛雜的選擇束手無策，他們怎么做得到？階段中，你覺得spice功能還是太有限了，而且經常對著"time step too small"的出錯信息發呆，偶爾下你還會創造出巨大的仿真文件讓人和電腦崩潰。
五段

你覺得競爭對手的東西不過如此而已。你開始有一套比較熟悉的設計方法。但是你不知道如何更加優化你手頭的工具。你已經使用過別人編好的腳本語言，但經常碰到問題的時候不能想起來用awkperl搞定。你開始大量的占用服務器的仿真時間，你相信大量的仿真，你可以清楚地把你設計的模塊到合適的樣子。有時候你覺得做電路設計簡直是太無聊了，實在不行的話，你在考慮是不是該放棄了。階段中，你覺得spice好是好，但是比起 fast spice系列的仿真器來，還是差遠了；你開始不相信AC仿真，取而代之的是大量的transient仿真。
六段

你開始明白在世界中只有最合適的設計，沒有最好的設計。你開始有一套真正屬于自己的設計方法，你會傾向于某一種或兩種仿真工具，并熟練的使用他們評價你的設計。你開始在設計中考慮PVT的變化，你知道一個電路從開始到現在的演化過程，并針對不同的應用對他們進行裁減。你開始關注功耗和面積，你tape out的芯片開始有滿足產品要求了。但是有時候你還是不能理解系統的設計方法，并且犯下愚蠢的錯誤并導致災難性后果。你開始閱讀 JSSC時不只是挑一兩片文章看看，或許把JSSC廁所讀物對你是一個不錯的選擇。在階段中，你覺得spice是一個很偉大的工具，你知道如何在spice中對精度和速度做合理的仿真，并隨時做出最合適的選擇。
七段

你開始真正理解模擬電路設計的本質，無論對于高精度系統還是高速度系統都有自己獨有的看法和經驗。你可以在系統級對不同的模塊指標進行折中以換取最好的性能。你會了解一個潛在的市場并開始自己的產品定義，并且你知道只要方法正確，你設計出的產品會具有很好的競爭力。你可以從容的從頭到腳進行整個電路的功能和指標劃分，你了解里面的每一個技術細節和他們的折中會對于你的產品有怎樣的影響。你開始關注設計的可靠性。在階段中，你覺得spice是一個很實用的工具，并喜歡上了蒙特卡洛仿真，但你還是經常抱怨服務器太慢，雖然你經常是在后半夜運行仿真。
八段

時候成功的做出一個芯片對你是家常便飯，就象一名駕駛老手開車一樣，遇到紅燈就停、綠燈就行。一個產品的設計對于你幾乎都是無意識的。你不再對著仿真結果不停的參數和優化，更多時候之很少量的仿真就可以結束一個模塊的設計了。你清楚地感覺到某一個指標的電路模塊在技術上是的還是不的。你不用關心具體模塊的噪聲系數信噪比失真度。你只知道它是可以被設計出來就可以了，更詳細的技術指標對你毫無意義。你開始覺得JSSC上的東西其實都是在湊數，有時候認為JSSC即使廁紙也不合格(太薄太脆)。你覺得spice偶爾用用挺好的，但是實在是不可靠，的時候看看工作點就差不多夠了。
九段

候的你對電路已經料如指掌，你可以提前預知技術下一輪的發展方向。一年你只跑上幾次仿真，也一仿真幾年。你很少有畫電路圖的時候，多數時間你在打高爾夫或是在太平洋的某個小島釣魚。除了偶爾在ISSCC上湊湊熱鬧，你從不和別人說起電路的事，你知道沒人能明白。